УМК «Ядро-74» — от NAND до Тетриса

Честная рамка и родословная

Паспорт программы

Сквозная архитектура: система команд Я74-ISA v1

Все линии программы реализуют одну учебную архитектуру (аккумуляторная, вдохновлена SAP-1/Итером, расширена до 256 байт RAM):

• Регистры: A (аккумулятор), B (операнд), IR (команда), PC (счётчик команд), MAR (адрес), OUT (вывод); флаги C, Z.
• Команда = 2 байта: код операции + операнд/адрес.

Одна ISA — три реализации: микрокод на макетке (М11–М13), эмулятор на Python (М14), Verilog на ПЛИС (М17). Это главный методический ход программы: обучающийся трижды встречает одно и то же на разных уровнях абстракции — интервальный возврат, встроенный в саму архитектуру курса.

Карта программы (21 модуль)

    flowchart TB
    subgraph L1["Линия А: железо 74-й серии"]
        M0["М0 Биты и тренажёры"] --> M1["М1 NAND-универсальность"]
        M1 --> M2["М2 Дешифраторы, MUX, 7-сегм."]
        M2 --> M3["М3 Сумматор"]
        M3 --> M4["М4 АЛУ: доп. код, флаги"]
        M4 --> M5["М5 Триггеры и дребезг"]
        M5 --> M6["М6 Тактирование"]
        M6 --> M7["М7 Регистры и шина"]
        M7 --> M8["М8 Счётчик команд"]
        M8 --> M9["М9 Память SRAM"]
    end
    subgraph L2["Линия Б: отладка и софт"]
        M10["М10 RP2350: монитор и программатор"]
        M11["М11 УУ-I: конечные автоматы"]
        M12["М12 УУ-II: микрокод в EEPROM"]
        M13["М13 Интеграция CPU"]
        M14["М14 Ассемблер на Python"]
    end
    subgraph L3["Линия В: ПЛИС Tang Primer 25K"]
        M15["М15 Первый Verilog"]
        M16["М16 АЛУ и регистры в Verilog"]
        M17["М17 CPU на ПЛИС + UART"]
        M18["М18 Видеовывод"]
        M19["М19 ТЕТРИС"]
    end
    M9 --> M10 --> M11 --> M12 --> M13 --> M14 --> M15 --> M16 --> M17 --> M18 --> M19
    M19 --> M20["М20 Защита, олимпиады, методичка учителя"]
  

Пик сложности (Такман, активная фаза) — М11–М13 и М17; шторм ожидаем на М5 (первая «нечестная» схема: дребезг и метастабильность ломают интуицию) и на М15 (смена парадигмы: HDL — не программирование). SSDL: М0–М4 — инструктаж и worked examples; М5–М12 — фасилитация (спецификация вместо схемы); М13–М19 — делегирование (обучающийся ведёт проект, наставник консультирует); М20 — консультант на защите.

Уровневые маршруты через программу

Все модули

Линия А — железо 74-й серии: М0 Биты · М1 NAND · М2 Дешифраторы и MUX · М3 Сумматор · М4 АЛУ · М5 Триггеры · М6 Тактирование · М7 Регистры и шина · М8 Счётчик команд · М9 Память SRAM

Линия Б — отладка и софт: М10 RP2350 · М11 УУ-I: автоматы · М12 УУ-II: микрокод · М13 Интеграция CPU · М14 Ассемблер

Линия В — ПЛИС Tang Primer 25K: М15 Первый Verilog · М16 АЛУ в Verilog · М17 CPU на ПЛИС · М18 Видеовывод · М19 Тетрис

Завершение и методический контур: М20 Защита и олимпиады · Диагностика и данные · Пакет учителя · BOM комплекта

Предпосылки модулей (для входа с середины)

Паспорт обещает «входить можно с любого модуля своей линии», но граф выше линеен. Обещание корректно только при выполненных предпосылках — вот они явно:

Компонентная стратегия (суверенитет + современность)

Оценивание программы (рамка)

• Каждый модуль: входной retrieval-квиз, практикум с чек-листом, мини-защита или дебаг-кейс — по шаблону, средство соответствует уровню цели.
• Межмодульные кумулятивные точки: после М4 (арифметика), М9 (тракт данных), М13 (пробный «тур»: оживить CPU с заложенными 3 неисправностями за 45 мин), М17 (кросс-проверка: программа из М14 без изменений исполняется на ПЛИС), М19 (демонстрация Тетриса + стресс-тест жюри).
• Итог программы: защита по рубрике М20 + пре/пост-тест по архитектуре ЭВМ (доказательная база для грантов и педсекции).

Данные и итерация

Метрики: доля узлов «с первого чек-листа»; обращения к наставнику/занятие (кривая самостоятельности SSDL — ожидаем спад после М7); баллы кумулятивных точек; тепловая карта проседающих модулей; сравнение протоколов дебага топ-30/боттом-30. Журнал BOM: отказы и замены компонентов по партиям. После каждого запуска — правки в модули с фиксацией «что изменили и почему».