ПЛИС II: АЛУ и регистры в Verilog

module alu (
    input  wire [7:0] a, b,
    input  wire       sub,        // тот же сигнал SU, что в микрокоде
    output wire [7:0] y,
    output wire       cf, zf
);
    wire [7:0] bx = b ^ {8{sub}};       // линейка XOR = 74HC86 из М4
    wire [8:0] s  = {1'b0,a} + {1'b0,bx} + sub;  // sub идёт в Cin — узнаёте?
    assign y  = s[7:0];
    assign cf = s[8];
    assign zf = (y == 8'd0);            // ИЛИ-НЕ по выходам из М4
endmodule

initial begin
    for (integer i=0;i<256;i=i+1) for (integer j=0;j<256;j=j+1) begin
        a=i; b=j; sub=0; #1;
        if ({cf,y} !== (i+j))      begin $display("FAIL ADD %0d+%0d",i,j); errors=errors+1; end
        sub=1; #1;
        if (y !== ((i-j)&8'hFF))   begin $display("FAIL SUB %0d-%0d",i,j); errors=errors+1; end
    end
    $display(errors ? "FAILED" : "ALL 131072 vectors OK"); $finish;
end